إنتل تتقدم بطلب براءة اختراع لهندسة ذاكرة HBM جديدة باسم XBM

أخبار ar.wedoany.com، تقدمت شركة إنتل (Intel) بطلب براءة اختراع لهندسة ذاكرة عالية السرعة جديدة تُعرف باسم الذاكرة عبر الدُفعات (Cross-Batch Memory - XBM)، بهدف معالجة المشكلات المتعلقة بتكلفة وتغليف ذاكرة HBM التقليدية بمنهجية مختلفة. تصف براءة الاختراع، التي نُشرت في 2 يوليو 2026 (والمقدمة في 26 ديسمبر 2024) من قبل شركة Underfox، تقنية XBM بأنها "ذاكرة فائقة عرض النطاق الترددي مزودة بترانزستورات خلفية". يتمثل هدفها الأساسي في استبدال ذاكرة DRAM التقليدية وواجهتها فائقة الاتساع بترانزستورات من عمليات التصنيع الخلفية (BEOL) ووصلات تسلسلية سريعة تعتمد على معيار الترابط السريع للرقائق الصغيرة العامة (UCIe)، وذلك ضمن أبعاد مادية مماثلة لذاكرة HBM4.

لفهم التغيير الذي تقترحه إنتل، من الضروري استيعاب آلية عمل ذاكرة HBM القياسية. تقوم HBM بتكديس رقائق DRAM عمودياً فوق رقاقة أساسية منطقية، متصلة عبر ثقوب السيليكون النافذة (TSV)، وتتواصل مع المعالج عبر واجهة متوازية فائقة الاتساع (حوالي 1,024 بت لكل كومة) باستخدام طبقة وسيطة من السيليكون. هذا الاتساع هو ما يوفر عرض النطاق الترددي العالي، ولكنه يؤدي أيضاً إلى ارتفاع تكاليف التغليف وصعوبة التوسع، حيث يجب توجيه كل مسار بين الذاكرة ورقاقة الحوسبة عبر الطبقة الوسيطة. مع تجاوز سرعة مسرعات الذكاء الاصطناعي لقدرة الذاكرة على التزويد، أصبح "جدار الذاكرة" العائق الرئيسي للأداء، مما دفع جميع شركات تصنيع الرقائق الكبرى تقريباً إلى توجيه ابتكاراتها نحو الواجهات والتكديس.

يتمثل التغيير الجوهري الأول في تقنية XBM في البنية. فبينما تُبنى خلايا DRAM التقليدية في عمليات التصنيع الأمامية (FEOL)، تقوم XBM بنقل خلية 1T1C إلى عمليات التصنيع الخلفية (BEOL)، مستخدمة ترانزستورات الأغشية الرقيقة لبناء الذاكرة داخل كومة المعادن والثقوب فوق طبقة الترانزستورات، مما يسمح بتغليف الرقاقة إلى العديد من كتل الذاكرة الصغيرة القابلة للعنونة بشكل مستقل.

التغيير الثاني هو الواجهة. فبدلاً من استخدام واجهة PHY المتوازية العريضة في HBM، تقوم XBM بتسلسل البيانات إلى حزم UCIe بسرعة 32 جيجاترانسفير/ثانية، حيث تتولى الرقاقة الأساسية خطوات التسلسل وإزالة التسلسل. هذا التحول إلى معيار الترابط القياسي للرقائق الصغيرة يجعل التصميم "أصيلاً للرقائق الصغيرة"، ووفقاً لإنتل، فإن تغليفه أبسط وأقل تكلفة من أكوام HBM المقيدة بالطبقة الوسيطة. سرعة 32 جيجاترانسفير/ثانية هي حالياً أعلى معدل بيانات لمعيار UCIe، مما يعني أن الواجهة تعمل عند الحد الأعلى للمواصفات.

تتناول براءة الاختراع بالتفصيل هيكل تغليف الذاكرة (MoP) و"الترهل العكسي"، بهدف تقليل ارتفاع الكومة (ارتفاع Z) - الذي قد يزيد بمقدار 300 إلى 350 ميكرومتراً في MoP التقليدي - مع الاستغناء عن أدوات التقوية المستخدمة للتحكم في الالتواء، وتزويد ذاكرة DRAM بالطاقة مباشرةً من منظم الجهد. هذا هو الأساس لادعاء "التغليف الأصغر والأرخص".

لا ينبغي الخلط بين تقنية XBM وتقنية ZAM (ذاكرة الزاوية Z)، وهي بنية تم تطويرها بالتعاون بين إنتل وشركة SAIMEMORY، التابعة لمجموعة SoftBank. يكمن ابتكار ZAM في جانب الربط - وهو كومة ربط انتشارية مكونة من تسع طبقات، تستخدم ذاكرة DRAM تقليدية في الغالب، بسماكة سيليكون تبلغ حوالي 3 ميكرومترات بين الطبقات - ويُذكر أن هدفها هو مضاعفة كثافة عرض النطاق الترددي لذاكرة HBM4 تقريباً، مع استهداف تسويقها بحلول عام 2029. أما XBM فهي طلب براءة اختراع مستقل من إنتل، يغير في ترانزستورات DRAM نفسها والواجهة. وهذا يشير إلى أن إنتل تسعى بالتوازي إلى تطوير بديلين على الأقل لذاكرة HBM. حالياً، تم تقديم براءة الاختراع هذه منذ 18 شهراً، ولا توجد منتجات أو خرائط طريق بعد، كما أن واجهة UCIe تعمل عند حدود سرعتها القصوى، ولم يتم التحقق من جدوى تصنيع ذاكرة DRAM بعمليات BEOL على نطاق واسع بعد.

بالنسبة للصناعة، تشير براءة الاختراع هذه إلى أن إنتل تبحث بجدية عن بدائل لذاكرة HBM التقليدية. إذا تم تنفيذها بنجاح، يمكن لتقنية XBM أن تخفض تكاليف أنظمة الذكاء الاصطناعي بشكل كبير من خلال الاستغناء عن الحاجة إلى الطبقة الوسيطة الباهظة الثمن من السيليكون.