أخبار ar.wedoany.com، طور باحثون من شركة SK هاينكس (SK hynix) بالتعاون مع شركة TetraMem وجامعة جنوب كاليفورنيا (University of Southern California) معالجاً على شريحة (SoC) للحوسبة داخل الذاكرة (IMC) قائماً على المقاومات الذاكرة (memristor)، مصمماً خصيصاً لأجهزة الحافة (edge) للذكاء الاصطناعي. تهدف هذه الرقاقة إلى تسريع عمليات الاستدلال في الشبكات العصبية ضمن نماذج الذكاء الاصطناعي خفيفة الوزن، باستهلاك طاقة لا يتجاوز جزءاً ضئيلاً من استهلاك وحدات معالجة الرسوميات (GPU) أو وحدات معالجة الشبكات العصبية (NPU) عالية الأداء. تعمل هذه الرقاقة بشكل أساسي كرقاقة إثبات للمفهوم، حيث يبلغ أداؤها النظري الأقصى حوالي 2.54 تيرا عملية في الثانية (TOPS)، وهو أقل بـ 16 مرة من متطلبات مساعد مايكروسوفت Copilot+.
تعمل الحوسبة داخل الذاكرة (IMC) على تسريع الشبكات العصبية من خلال إجراء العمليات الحسابية التناظرية مباشرة داخل مصفوفات التخزين، مما يقلل من نقل البيانات واستهلاك الطاقة. ومع ذلك، فإن الالتفاف العميق (DWC)، وهو عملية أساسية في الشبكات خفيفة الوزن مثل MobileNet، ينفذ ترشيحاً مستقلاً لكل قناة مع إعادة استخدام محدودة للبيانات، مما يجعل من الصعب تعيينه بكفاءة على المصفوفات المتقاطعة التقليدية. للتغلب على هذا القيد، طور الباحثون معالج SoC يجمع بين مصفوفات IMC المتقاطعة التقليدية وهندسة IMC قائمة على المقاومات الذاكرة والمحسّنة خصيصاً لعمليات الالتفاف العميق.
يعتمد معالج SoC المُطوَّر بشكل مشترك على معالج RISC-V مضمن لجدولة أعباء العمل، ويحتوي على 10 وحدات معالجة عصبية (NPU). من بينها، وحدة NPU واحدة مخصصة للالتفاف العميق، بينما تقوم الوحدات التسع المتبقية بتنفيذ العمليات النقطية والكثيفة. تحتوي كل وحدة من وحدات NPU التسع على مصفوفة متقاطعة من المقاومات الذاكرة بحجم 256×256 لتنفيذ عمليات ضرب المصفوفة بالمتجه (VMM) التناظرية؛ و256 محولاً رقمياً-تناظرياً (DAC) ببت 8 لتحويل قيم التنشيط الرقمية إلى جهد تناظري؛ و256 محولاً تناظرياً-رقمياً (ADC) ببت 8 لتحويل المخرجات التناظرية إلى قيم رقمية؛ بالإضافة إلى دوائر طرفية إضافية للقراءة والكتابة والبرمجة والتحكم في المصفوفات المتقاطعة. تستبدل وحدة NPU المحسّنة للالتفاف العميق المصفوفات التقليدية بثماني كتل متقاطعة متعرجة (zigzag) متخصصة بحجم 252×28، مع الاحتفاظ بمحولات DAC وADC. قامت شركة SK هاينكس بتطوير وتصنيع أجهزة المقاومات الذاكرة، مستخدمةً عملياتها الخلفية (back-end) لدمج خلايا المقاومة المتغيرة فوق دارات CMOS بتقنية 65 نانومتر.
تُعد وحدة NPU المحسّنة للالتفاف العميق السمة الرئيسية لمعالج SoC بأكمله. لتسريع الالتفاف العميق، استبدلت شركة TetraMem خطوط التحديد المستقيمة المستخدمة في المصفوفات المتقاطعة التقليدية 1T1R بهيكل متعرج. تحتوي وحدة NPU هذه على ثماني كتل متقاطعة بحجم 252×28، حيث تعمل خطوط التحديد القطرية على تنشيط 252 خلية تخزين تمتد عبر 28 عموداً، مما يسمح بتشغيل 28 عملية التفاف مستقلة بحجم 3×3 بالتوازي، مع استخدام 100% من المصفوفة لتخزين الأوزان. تحتفظ وحدات NPU التسع المتبقية بالمصفوفات المتقاطعة التقليدية 1T1R للطبقات النقطية والكثيفة بحجم 1×1، مع الحفاظ على إنتاجية وكفاءة طاقة الحوسبة داخل الذاكرة التقليدية.
لتوضيح هذه البنية، قام الباحثون بنشر شبكة عصبية مخصصة من نوع MobileNetV1Small لاختبار معيار Visual Wake Words. تحتوي الشبكة على حوالي 36,000 معلمة؛ حيث تم تعيين جميع طبقات الالتفاف العميق إلى وحدة NPU المخصصة، بينما تم تعيين الطبقات النقطية إلى وحدات NPU المتبقية. نظراً لأن أجهزة IMC القائمة على المقاومات الذاكرة تنفذ بشكل أصلي عمليات ضرب المصفوفة بالمتجه التناظرية غير الموقعة، تم تكميم المدخلات والأوزان إلى قيم غير موقعة ببت 8 قبل التنفيذ. تبلغ الدقة الفعالة لكل جهاز مقاومة ذاكرة حوالي بتين فقط، وقد استخدم التصميم تقنية تعويض ثنائي المصفوفة الفرعية لرفع الدقة الفعالة للأوزان إلى حوالي 4 بتات.
فيما يتعلق بالدقة، حقق معالج SoC دقة استدلال شاملة بلغت 80.36%، متطابقة مع نموذج البرنامج المقابل ببت 4. من حيث الأداء، يبلغ معدل الإنتاجية الأقصى لكل وحدة NPU 0.254 تيرا عملية في الثانية، مع كفاءة طاقة تصل إلى 21.3 تيرا عملية في الثانية لكل واط عند تردد 100 ميغاهرتز، و11.9 تيرا عملية في الثانية لكل واط عند تردد 400 ميغاهرتز. وفقاً للمؤلفين، وعلى الرغم من تصنيع الرقاقة بتقنية 65 نانومتر القديمة، فإن هذا الأداء يتفوق على مسرعات الحوسبة داخل الذاكرة القائمة على SRAM المنشورة. تدعي الورقة البحثية المشتركة أن كفاءة الطاقة في معالج SoC هذا تتفوق بمقدار عشرة أضعاف على كفاءة معالج Nvidia A100 INT8، إلا أن هذه الادعاءات لم يتم التحقق منها إلى حد كبير.
طور باحثون من SK هاينكس وTetraMem وجامعة جنوب كاليفورنيا معالج SoC من نوع IMC قائماً على المقاومات الذاكرة، يتميز بمسرع جديد للالتفاف العميق يعزز استغلال المصفوفات المتقاطعة لأعباء عمل الذكاء الاصطناعي خفيفة الوزن. نجح الشركاء في تصنيع الرقاقة وتشغيلها باستخدام تقنية العمليات القديمة 65 نانومتر، محققين كفاءة طاقة تبلغ 21.3 تيرا عملية في الثانية لكل واط ودقة استدلال مماثلة لنموذج البرنامج ببت 4. على الرغم من أن هذه البنية تثبت جدوى النهج المتبع، إلا أن الورقة البحثية لم تفصح عن الأداء الكامل لمعالج SoC، كما أنه من غير الواضح ما إذا كانت جميع وحدات NPU العشر في الرقاقة قادرة على العمل بحالة تشبع.
