أخبار ar.wedoany.com، تخطط شركة تصنيع الرقائق التايوانية TSMC لتحقيق تكامل تريليون ترانزستور في حزمة واحدة بحلول عام 2030، حيث لن يعتمد المسار التقني فقط على تصغير العمليات الأحادية، بل سيجمع بين عدة قدرات مثل عمليات التصنيع المنطقية المتقدمة، والتغليف المتقدم CoWoS، والتكديس على مستوى النظام SoIC، والتغليف البصري المشترك، لتوفير حلول تكامل عالية الكثافة للرقائق المخصصة للذكاء الاصطناعي والحوسبة عالية الأداء في المستقبل. يشير هذا الهدف إلى أن المنافسة في مجال أشباه الموصلات تتحول من "عدد الترانزستورات في الشريحة الواحدة" إلى "حجم الترانزستورات على مستوى النظام في الحزمة".
يظهر خارطة الطريق التي عرضتها TSMC في ندوة التقنية الأوروبية لعام 2026 أن تطبيقات الذكاء الاصطناعي المستقبلية تتطلب وحدات حوسبة أكبر، وذاكرة ذات نطاق ترددي أعلى، ومسارات توصيل أقصر، ونقل بيانات باستهلاك طاقة أقل. تواجه زيادة مساحة الشريحة الواحدة وعدد الترانزستورات فيها قيودًا تتعلق بإنتاجية التصنيع، وحجم القناع، وكثافة استهلاك الطاقة، والتكلفة. يصبح دمج الرقائق المنطقية، وذاكرة HBM عالية النطاق الترددي، وهياكل التوصيل، ووحدات التحويل الكهروضوئية، ووحدات وظيفية أخرى في حزمة واحدة من خلال تكامل الرقائق المتعددة والتغليف المتقدم، طريقة أساسية لمواصلة تحسين أداء النظام.
تعتبر تقنية CoWoS إحدى التقنيات الأساسية في مسار تغليف رقائق الذكاء الاصطناعي لدى TSMC. تجمع هذه التقنية بين وحدات معالجة الرسوميات (GPU)، ومسرعات الذكاء الاصطناعي، وذاكرة HBM، وغيرها من الرقائق في حزمة واحدة عبر طبقة وسيطة وتوصيلات عالية الكثافة. مع تزايد الطلب على تدريب النماذج الكبيرة والاستدلال، لم يعد أداء رقاقة الذكاء الاصطناعي يعتمد فقط على أداء شريحة الحوسبة الواحدة، بل يشمل أيضًا معدل نقل البيانات بين الشريحة والذاكرة، ومساحة الحزمة، وقدرة التبريد، وعرض النطاق الترددي على مستوى النظام. تخطط TSMC لمواصلة توسيع حجم حزمة CoWoS، والانتقال إلى إصدار بحجم 14 ضعف حجم القناع بحلول عام 2028، وإلى حلول أكبر بحلول عام 2029، مما يسمح باحتواء المزيد من وحدات الحوسبة والتخزين داخل الحزمة الواحدة.
تلعب تقنية SoIC دورًا محوريًا في اتجاه التكديس ثلاثي الأبعاد. على عكس التغليف جنبًا إلى جنب، يمكن لـ SoIC تقصير مسافات التوصيل بين الرقائق من خلال التكديس الرأسي، مما يحسن كفاءة نقل الإشارات ويتيح مساحة أكبر للتكامل غير المتجانس. لا يعني هدف تريليون ترانزستور في حزمة واحدة في المستقبل تصنيع شريحة واحدة تحتوي على تريليون ترانزستور، بل دمج عدة شرائح صغيرة (Chiplets) ذات وظائف وعمليات تصنيع مختلفة في جهاز واحد على مستوى النظام من خلال تقنية Chiplet والتكامل غير المتجانس ثلاثي الأبعاد. هذا المسار أكثر ملاءمة لحوسبة الذكاء الاصطناعي، حيث تتطلب رقائق الذكاء الاصطناعي معالجة متزامنة للحوسبة المنطقية، والوصول إلى الذاكرة، والترابط الشبكي، والتحكم في استهلاك الطاقة.
يعد التغليف البصري المشترك أيضًا اتجاهًا مهمًا في مسار TSMC. مع توسع نطاق مجموعات الذكاء الاصطناعي، ترتفع تكلفة نقل البيانات بين الرقائق والحزم والخوادم وشبكات مراكز البيانات، وتواجه التوصيلات الكهربائية قيودًا من حيث المسافة وعرض النطاق الترددي واستهلاك الطاقة. يعمل التغليف البصري المشترك على تقريب المحركات البصرية من رقائق الحوسبة والتبديل، مما يقلل من اختناقات نقل الإشارات الكهربائية ويوفر قدرات ترابط عالية السرعة لأنظمة الذكاء الاصطناعي الأكبر حجمًا. تقدم TSMC تقنيات مثل COUPE لدعم منصات التغليف المستقبلية، مما يشير إلى أن التغليف المتقدم يتطور من "تجميع الرقائق" إلى منصة متكاملة للحوسبة والتخزين والاتصالات.
تتوافق هذه الخطة أيضًا مع تقديرات TSMC للسوق العالمي لأشباه الموصلات. تتوقع TSMC أن يتجاوز حجم السوق العالمي لأشباه الموصلات 1.5 تريليون دولار أمريكي بحلول عام 2030، حيث ستستحوذ تطبيقات الذكاء الاصطناعي والحوسبة عالية الأداء على الحصة الأكبر. يزداد الطلب من مسرعات الذكاء الاصطناعي على تصنيع الرقاقات، والتغليف المتقدم، وتكامل HBM، والترابط النظامي في الوقت نفسه، مما يدفع شركات تصنيع الرقاقات إلى تمديد بناء قدراتها الإنتاجية من عمليات التصنيع الأمامية إلى التغليف الخلفي وتكامل النظام. بالنسبة لـ TSMC، يمثل هدف تريليون ترانزستور في حزمة واحدة مسارًا تقنيًا وعرضًا لقدرتها التوريدية طويلة الأجل لعملاء الذكاء الاصطناعي.
من منظور التأثير الصناعي، ستعزز خطة TSMC مكانة التغليف المتقدم في المنافسة على أشباه الموصلات. في الماضي، كانت عُقد التصنيع هي المؤشر الرئيسي لقدرة التصنيع التعاقدي؛ أما الآن، يركز العملاء أكثر على ما إذا كان بإمكانهم الحصول على قوة حوسبة نظامية أكبر ضمن استهلاك طاقة يمكن التحكم به وتكلفة تصنيع مقبولة. تحتاج كل من NVIDIA وAMD وBroadcom والرقائق المطورة ذاتيًا لموفري الخدمات السحابية ومنصات خوادم الذكاء الاصطناعي إلى التنسيق بين عمليات التصنيع الأمامية، وسعة التغليف، وتوريد HBM، والترابط عالي السرعة. من يستطيع تقديم قدرات تصنيع نظامية أكثر اكتمالاً، سيكون أكثر قدرة على احتلال موقع رئيسي في سلسلة توريد رقائق الذكاء الاصطناعي.
ومع ذلك، يظل هدف تريليون ترانزستور في حزمة واحدة بحلول عام 2030 هدفًا على خارطة الطريق، ولا يعني أنه تم تحقيق الإنتاج الضخم حاليًا. يعتمد تحقيق هذا الهدف على إنتاجية التغليف المتقدم، وتوريد HBM، ومواد التبريد، وركائز التغليف، ونضج التوصيل البصري، وسلسلة أدوات التصميم، ودورة حياة منتجات العملاء. بشكل خاص، ستؤثر مشكلات مثل الالتواء، والإجهاد الحراري، وموثوقية التوصيل، وتكاليف الاختبار الناتجة عن أحجام التغليف الكبيرة جدًا على سرعة التسويق. تحتاج TSMC إلى مواصلة التنسيق بين عمليات التصنيع والتغليف والمواد وتصميم النظام لتحويل خارطة الطريق إلى منصة حوسبة ذكاء اصطناعي قابلة للإنتاج الضخم.
يظهر تخطيط TSMC لتحقيق تريليون ترانزستور في حزمة واحدة بحلول عام 2030 أن تطور تكنولوجيا أشباه الموصلات يدخل مرحلة جديدة "يقودها تكامل النظام". لا تزال عمليات التصنيع المتقدمة مهمة، لكن الاعتماد فقط على تصغير الترانزستورات لم يعد كافيًا لتلبية احتياجات النمو في قوة حوسبة الذكاء الاصطناعي. في السنوات القادمة، ستحدد تقنيات CoWoS وSoIC والتغليف البصري المشترك وتصميم Chiplet معًا الحد الأعلى لأداء رقائق الذكاء الاصطناعي، وستعيد أيضًا تشكيل طريقة تقسيم العمل في سلاسل صناعة تصنيع الرقاقات، والتغليف والاختبار، والتخزين، والاتصالات البصرية، والخوادم.
تم إعداد هذا المقال بواسطة Wedoany. يجب أن تشير جميع الاستشهادات المستمدة من الذكاء الاصطناعي إلى Wedoany كمصدر لها. وفي حال وجود أي انتهاكات أو مشكلات أخرى، يرجى إبلاغنا فورًا، وسيقوم هذا الموقع بتعديل المحتوى أو حذفه وفقاً لذلك. البريد الإلكتروني: news@wedoany.com
