أخبار ar.wedoany.com، نشر مركز أبحاث أشباه الموصلات العالمي "Imec" أحدث خارطة طريق لتقنيات التصنيع، متوقعاً إنتاج ترانزستورات بمستوى 3 أنغستروم (0.3 نانومتر) بحلول عام 2038. وتظهر خارطة الطريق هذه أيضاً أن تقليص مسافة ميل البولي سيليكون الملامس (CPP) سيتوقف عند الجيل A10 في عام 2030، مما يشير إلى تحول جذري في صناعة الرقائق. وتُعد هذه الخارطة مرجعاً هاماً لعمالقة الصناعة مثل TSMC، وIntel، وNvidia، وAMD، وSamsung، وASML.
ووفقاً لـ "Imec"، فإن الصناعة تقع حالياً في عصر تقنية 2 نانومتر (N2)، حيث يبلغ CPP حوالي 48 نانومتر وارتفاع الخلية حوالي 132 نانومتر. وأوضح جوليان رايكيرت، نائب رئيس قسم البحث والتطوير في "Imec"، أن عصر الصفائح النانوية سيقود الصناعة إلى أعماق عقدة الأنغستروم. وتتوقع "Imec" ظهور الجيل A14 في عام 2028، مع تقليص CPP إلى 45 نانومتر وانخفاض ارتفاع الخلية إلى 115 نانومتر. ومن المتوقع أن تبدأ TSMC الإنتاج الضخم باستخدام تقنية A14 في نهاية عام 2028. وفي حوالي عام 2030-2031، من المتوقع ظهور تقنية الجيل A10 أو مستوى 1 نانومتر، مع CPP يبلغ 42 نانومتر وارتفاع خلية يبلغ 98 نانومتر. وترى "Imec" أن ترانزستورات البوابة المحيطة (GAA) ستظل الركيزة الأساسية. وتتفق "Imec" مع TSMC على أن تزويد الطاقة من الجانب الخلفي (BSPDN) لن يصبح إلزامياً لجميع التطبيقات قريباً، لأن العديد من التطبيقات لن تستفيد منه. وتتوقع "Imec" أيضاً أن تبدأ أدوات الطباعة الحجرية بالضوء فوق البنفسجي الشديد عالية الفتحة العددية (High-NA EUV) في الاستخدام بدءاً من الجيل A14، وهو ما يتوافق مع خطط Intel.
تصبح خارطة طريق "Imec" مثيرة للاهتمام بشكل خاص عند الجيل A7 المتوقع ظهوره في عام 2033. في هذا الجيل، يظل CPP عند 42 نانومتر، لكن ارتفاع الخلية ينخفض بشكل كبير إلى حوالي 80 نانومتر من خلال بنية 4.5 مسار. يصبح الجيل A7 نقطة البداية لاعتبار ترانزستور التأثير الحقلي التكميلي (CFET) مرشحاً جاداً للإنتاج الضخم. يقوم CFET بتكديس الترانزستورات من النوع n والنوع p عمودياً، مما يضيف بُعداً ثالثاً لتصغير الترانزستورات. وأوضح رايكيرت أنه في الجيل A7، تزداد تحديات تصغير تقنية الصفائح النانوية التقليدية، ويصبح CFET هو الحل لعصر الجيل التالي من الترانزستورات.
وبعد الجيل A7، تعتمد خارطة الطريق على تطور CFET. ففي الجيل A5 المتوقع ظهوره في عام 2035-2036، يُحافظ على CPP عند 42 نانومتر، لكن ارتفاع الخلية ينخفض إلى حوالي 64 نانومتر. وبحلول عام 2038، تصل خارطة الطريق إلى الجيل A3، مع CPP يبلغ 39 نانومتر وارتفاع خلية يبلغ 50 نانومتر. عند هذه النقطة، تتصور "Imec" تنفيذ CFET المتسلسل وفي النهاية بنية CFET المترابطة للاستفادة من التكامل العمودي. لتحقيق CPP بمقدار 39 نانومتر وارتفاع خلية بمقدار 50 نانومتر، قد يحتاج مصنعو الرقائق إلى استخدام ماسحات ضوئية للطباعة الحجرية بالضوء فوق البنفسجي الشديد فائقة الفتحة العددية (Hyper-NA EUV).
تعيد خارطة طريق "Imec" تعريف معنى قانون مور. في الماضي، كان قانون مور يعني أن الترانزستورات تصبح أصغر حجماً، وأن عدد الترانزستورات على رقاقة من منطقة معينة يتضاعف كل 18-24 شهراً. ويظهر "Imec" أن CPP يتوقف عند 42 نانومتر من الجيل A10 إلى A5، مما يعترف بشكل شبه مؤكد بأن التصغير الكلاسيكي للترانزستور قد استنفد زخمه. يجب أن تأتي مكاسب الكثافة المستقبلية من التكامل العمودي. بفضل بنيات الترانزستور المختلفة، أو التكامل ثلاثي الأبعاد، أو تزويد الطاقة من الجانب الخلفي، يمكن لمصممي الرقائق دمج المزيد من البوابات المنطقية في منطقة معينة. قد لا تركز الصناعة بعد الآن على مسافة ميل البوابة أو عدد النانومترات في الترانزستور الواحد، بل على حجم الخلية القياسية. يوضح التحول من خلية ذات 6 مسارات في تقنية N2 إلى خلية ذات 3 مسارات في تقنية A3 كيف ستعتمد مكاسب الكثافة المستقبلية على تقليص ارتفاع الخلية القياسية.
نظراً لجميع التغييرات التي شهدتها الصناعة، ترى "Imec" أنها تدخل عصراً جديداً يُسمى التكامل واسع النطاق غير المتجانس (HLSI). يعكس هذا المفهوم التحول من التكامل واسع النطاق التقليدي (VLSI) إلى نموذج يدمج تقنيات متعددة في منصة حوسبة واحدة. ستعتمد الأنظمة المستقبلية على التكامل غير المتجانس للمنطق والذاكرة ودوائر الطاقة والإدخال/الإخراج البصري، باستخدام تقنيات التغليف المتقدمة ثلاثية الأبعاد وثلاثية الأبعاد + 2.5D. وتتوقع "Imec" أن تكون أعباء عمل الذكاء الاصطناعي المحرك الرئيسي للطلب على أشباه الموصلات. لتحسين المنصات المستقبلية، أنشأت "Imec" إطار التحسين المشترك عبر التقنيات (XTCO)، الذي يوحد تطوير المنطق والذاكرة والتوصيلات البينية وتزويد الطاقة والتبريد والتغليف.
مع ازدياد كثافة الرقائق الفردية وارتفاع استهلاكها للطاقة، من المتوقع أن يصبح تزويد الطاقة عنق الزجاجة الحرج. جميع مصنعي الرقائق الرائدين - Intel وSamsung وTSMC - يقومون أو سيقومون بتنفيذ تقنيات تزويد الطاقة من الجانب الخلفي ومنظمات الجهد المتكاملة (IVR) لتقليل الفقد وزيادة الكفاءة. وتتوقع "Imec" أن تعتمد مسرعات الذكاء الاصطناعي ووحدات المعالجة المركزية المستقبلية على مزيج من BSPDN وIVR والمكثفات المدمجة وأشباه الموصلات القوية. من المتوقع أن تنتقل المزيد من مراحل تحويل الطاقة من الرفوف واللوحات الأم إلى داخل العبوة نفسها. تبرز أهمية مشاكل التبريد، حيث من المتوقع أن تزداد كثافة الطاقة الحرارية خطياً مع عدد الترانزستورات. وأكد رايكيرت أن ما يجب تحقيقه في النهاية هو تقليل استهلاك الطاقة لنقل البيانات، وزيادة قدرة التصميم الحراري (TDP) لتحسين الإدارة الحرارية، وزيادة كثافة الحوسبة. تتوقع خارطة طريق أشباه الموصلات من "Imec" تقنيات التصنيع المنطقية حتى الجيل A3 حوالي عام 2038، وتجادل بأن قانون مور لا يزال قابلاً للاستمرار على الرغم من تباطؤ وتيرة تصغير الترانزستورات التقليدية. وفقاً لخارطة الطريق، يجب أن تظل ترانزستورات الصفائح النانوية المحيطة بالبوابة التقليدية قابلة للتطبيق قبل الجيل A10، بينما ستصبح بنية CFET مرشحة للإنتاج الضخم حوالي الجيل A7 في عام 2033. من المتوقع أن تأتي مكاسب كثافة الترانزستورات المستقبلية من التكامل العمودي، وتقليل مساحة الخلية القياسية، وفي النهاية بنيات CFET المتسلسلة والمترابطة، وليس من التصغير الجذري لأبعاد الترانزستورات.
