أخبار ar.wedoany.com، في الأول من يوليو، نشر مركز إيميك لأبحاث الإلكترونيات الدقيقة (imec) في بلجيكا رسمياً النسخة المحدثة لعام 2026 من خارطة طريق تقنيات تصنيع أشباه الموصلات. تحدد هذه الخارطة، التي شارك في وضعها عمالقة عالميون مثل TSMC، وإنتل، وإنفيديا، وAMD، وسامسونج، وASML، اتجاه التطور التكنولوجي لتصنيع الرقائق على مدى العقد القادم.
وفقاً للخارطة، من المتوقع تحقيق تقنية تصنيع بمستوى 0.3 نانومتر (A3) بحلول عام 2038، حيث ستكون بنية التكديس الرأسي للترانزستورات ذات التأثير الميداني التكميلي (CFET) هي الحل الأساسي لتجاوز الحدود الفيزيائية واستمرار قانون مور.
التصغير التقليدي يقترب من حده الأقصى، وCPP يتوقف عند عقدة A10
لقد دخلت صناعة أشباه الموصلات حالياً عصر الإنتاج الضخم بتقنية 2 نانومتر، حيث يبلغ تباعد نقاط الاتصال بين بوابات الترانزستورات (CPP) حوالي 48 نانومتر. وفقاً لخطة إيميك، من المتوقع ظهور تقنية التصنيع بمستوى A14 بحلول عام 2028، حيث سينخفض CPP إلى 45 نانومتر، وسينخفض ارتفاع الخلية القياسية إلى حوالي 115 نانومتر، وسيتم في هذه المرحلة إدخال معدات الطباعة الحجرية بالضوء فوق البنفسجي الشديد عالية الفتحة العددية (High-NA EUV).
ومع ذلك، فإن نقطة التحول الحقيقية تظهر عند عقدة A10 (1 نانومتر) المقررة بين عامي 2030 و2031. بعد ذلك، سيبقى CPP عند 42 نانومتر لفترة طويلة دون مزيد من التقلص. وهذا يعني أن المسار التقليدي لزيادة كثافة الرقائق من خلال تقليص أبعاد الترانزستورات أفقياً سيصل إلى حده الفيزيائي الأقصى حوالي عام 2030.
ويشير جوليان رايكيرت، نائب رئيس قسم البحث والتطوير في إيميك، إلى أنه "عند الدخول في مرحلة A7، أي الجيل السابع من عصر الأنغستروم (الجيل الرابع من الترانزستورات النانوية الصفائحية)، نجد أن تقنيات الترانزستورات النانوية الصفائحية التقليدية تواجه تحديات متزايدة في التصغير البعدي."
التكديس الرأسي CFET: إضافة بُعد ثالث لتصغير الترانزستورات
وبما أن التصغير الأفقي قد بلغ منتهاه، فإن الحل الذي تقدمه إيميك هو الانتقال من البعد الثنائي إلى البعد الثلاثي.
من المتوقع أن تكون نقطة التحول الرئيسية في خارطة الطريق حوالي عام 2033، حيث ستتحول تقنية التصنيع بمستوى A7 (حوالي 0.7 نانومتر) إلى اعتماد بنية CFET. على عكس ترانزستورات FinFET وGAA الحالية التي تضع ترانزستورات النوع n والنوع p جنباً إلى جنب، فإن CFET تقوم بتكديسها عمودياً، مما يضيف بُعداً ثالثاً لتصغير الترانزستورات ويتيح استخدام المساحة بشكل أكثر فعالية.
تُظهر خارطة طريق إيميك أنه على الرغم من بقاء CPP عند 42 نانومتر في عقدة A7، إلا أنه من خلال تقنية CFET، يمكن تقليل ارتفاع الخلية القياسية من 98 نانومتر في عقدة A10 إلى حوالي 80 نانومتر. بعد ذلك، ستستخدم عقدة A5 (2035-2036) مكتبة رباعية القنوات لتقليل ارتفاع الخلية إلى حوالي 64 نانومتر؛ وبحلول جيل A3 في عام 2038، سينكمش CPP إلى 39 نانومتر، ليصل ارتفاع الخلية إلى 50 نانومتر.
لتحقيق أهداف عقدة A3، ترى إيميك أنه قد يكون من الضروري الاعتماد على تقنيات الطباعة الحجرية فائقة الفتحة العددية مثل Hyper-NA EUV.
TSMC تبدأ التطوير المبكر، وسباق CFET ينطلق
باعتبارها أحد المشاركين في وضع خارطة طريق إيميك، بدأت TSMC بالفعل في التخطيط لتقنية CFET. وفقاً للتقارير، عرضت TSMC في منتدياتها التقنية مذبذباً حلقياً من نوع CFET مكوناً من حوالي 1000 ترانزستور، متقدمة بذلك على الصناعة.
حالياً، أحدث تقنية تصنيع لدى TSMC هي 2 نانومتر، والتي تستخدم الجيل الأول من تقنية الترانزستورات النانوية الصفائحية. ومن المتوقع أن تظهر تقنية A14 اللاحقة في عام 2028، والتي ستوفر زيادة في السرعة بنسبة 15% بنفس استهلاك الطاقة، أو تقليل استهلاك الطاقة بنسبة 30% بنفس السرعة مقارنة بتقنية N2. ومن المقرر أن تدخل تقنيتا A13 وA12 المزودة بمسارات طاقة فائقة مرحلة الإنتاج في عامي 2029 و2030 على التوالي.
من "حجم الترانزستور" إلى "مساحة الخلية القياسية"
إن الأثر الأعمق لخارطة طريق إيميك هذه هو إعادة تعريف قانون مور. في المستقبل، لن يُقاس تحسين كثافة الرقائق بحجم الترانزستور الفردي، بل سيعتمد على مدى انخفاض مساحة الخلية القياسية (ارتفاع الخلية × CPP).
من خلية ذات 6 مسارات في تقنية N2 إلى خلية ذات 3 مسارات في تقنية A3، انخفض ارتفاع الخلية القياسية من حوالي 132 نانومتر إلى حوالي 50 نانومتر، أي تقلص بمقدار ثلاثة أضعاف تقريباً. وهذا يعني أنه حتى مع توقف تقلص CPP، لا يزال بإمكان المصممين تحقيق زيادة في كثافة الترانزستورات عن طريق تقليل ارتفاع الخلية.
الإمداد بالطاقة والتبريد يصبحان عنق زجاجة جديد
في مواجهة الاتجاه الذي أصبحت فيه أعباء عمل الذكاء الاصطناعي المحرك الرئيسي للطلب على أشباه الموصلات، تطرح إيميك مفهوم التكامل غير المتجانس واسع النطاق (HLSI)، معتبرة أن الأنظمة المستقبلية ستجمع بشكل كبير بين الرقائق المنطقية والذاكرة وإمداد الطاقة والواجهات البصرية والتغليف المتقدم ثلاثي وثنائي الأبعاد. ولهذا الغرض، أسست إيميك إطار التحسين المشترك عبر التقنيات (XTCO)، في محاولة لكسر الحواجز التكنولوجية وإجراء تحسين شامل على مستوى النظام.
ويشير رايكيرت إلى أنه مع أنماط التكامل الرأسي للترانزستورات وتغليف الرقائق المتعددة، سيصبح تصميم الإمداد بالطاقة والتبريد عنق الزجاجة التكنولوجي الأكثر صعوبة في المستقبل. يجب أن تخضع التقنيات الناشئة، بما في ذلك شبكات الإمداد بالطاقة الخلفية (BSPDN) ومنظمات الجهد المدمجة داخل العبوة (IVR)، للتحسين المشترك على مستوى النظام لضمان استمرار زيادة كثافة الحوسبة وكفاءة الطاقة للرقائق دون زيادة تكاليف استهلاك الطاقة.
خلاصة:
توضح خارطة طريق إيميك بوضوح أنه على الرغم من التحديات الكبيرة التي يواجهها قانون مور التقليدي القائم على "تصغير الترانزستورات"، إلا أنه من خلال تقليص مساحة الخلية القياسية، والتكامل الرأسي لتقنية CFET، والتحسين المشترك على مستوى النظام، ستظل الكثافة المنطقية لأشباه الموصلات تحافظ على زخم نمو قوي خلال العقد القادم. ومن الترانزستورات النانوية الصفائحية عند 2 نانومتر إلى تقنية CFET عند 0.3 نانومتر، تشهد صناعة أشباه الموصلات تحولاً شاملاً في المواد والمعدات والهياكل.
