فريق دولي يطور بنية أجهزة FPGA لفك تشفير رموز LDPC الكمومية في الزمن الحقيقي

أخبار ar.wedoany.com، طوّر باحثون من معهد إم دي إيه إيه للبرمجيات (IMDEA Software Institute)، ومختبرات نوكيا بيل (Nokia Bell Labs)، وجامعة كومبلوتنسي بمدريد (Complutense University of Madrid)، وجامعة آلتو (Aalto University)، وشركة كوبلي (Quobly) بنية أجهزة تعتمد على تقنية FPGA لفك تشفير رموز LDPC الكمومية في الزمن الحقيقي. نُشر هذا التصميم على موقع ArXiv، ويعالج عنق الزجاجة في المعالجة الحاسوبية التقليدية التي تعيق التوسع المادي لطبقة تصحيح الأخطاء الكمومية، وذلك من خلال إدارة مصفوفات الأخطاء المترابطة عبر تخطيط هيكلي يعمل على تحسين زمن الاستجابة والمساحة الفعلية واستهلاك الطاقة. تستخدم هذه البنية دورات إعادة استخدام مستهدفة للموارد بدلاً من التوازي غير المحدود للأجهزة، وذلك لمعالجة التبعيات المعقدة للبتات الكمومية المتعددة في المتلازمة.

يرتبط التخطيط الداخلي لوحدة فك التشفير مباشرة بإطار عمل متخصص لتعزيز الرسم البياني وإعادة ربط الاستدلال (GARI). عادةً ما تتعامل إجراءات فك التشفير القياسية مع إحداثيات الخطأ المكانية X وZ بشكل مستقل، مما يقلل من دقة التتبع عندما ترتبط معلمات انقلاب الطور والبت عبر أعطال Y المركبة. يعمل تحويل GARI على تغيير مصفوفة نموذج خطأ الكاشف الأساسي عن طريق فصل المتغيرات المترابطة وإزالة الحلقات الرباعية القصيرة التي تتضمن أخطاء Y، واستبدال الرسم البياني المتشابك بتبعيات U وV منظمة للإحداثيات. يسمح هذا إعادة التركيب الجبري للأجهزة بتوزيع مهمة فك التشفير المشتركة على مسارات تنفيذ منفصلة، مما يثبط ارتباطات الرسائل الضارة مع الحفاظ على تبادل المعلومات التكراري بين مجالات الأخطاء.

لتنفيذ المصفوفة المعاد تركيبها، تقوم البنية بتقسيم مهام المعالجة إلى نواة نشر الثقة (BP) ووحدة تتبع متوازية. يتم توجيه المصفوفتين الرئيسيتين DX وDZ عبر وحدة BP تعتمد على الذاكرة وجدولة تسلسلية، والتي تقوم بتحديث معلمات الحساب بشكل تسلسلي وفقًا لقاعدة الحد الأدنى المعياري. يتم توازي هياكل الفحص المستقلة للمصفوفتين U وV داخل بلاطات أجهزة منفصلة، وتعمل بشكل متزامن مع فترات معالجة النواة التسلسلية. يعمل التقاطع المعياري المتبادل باستخدام مراحل فرز أساسية ثنائية كموجه خط أنابيب من N إلى N، متجاوزًا منطق المتحكم التقليدي الصريح، مما يمنع ازدحام التوجيه وتوقف ناقل البيانات.

تم تقييم هذا التنفيذ المادي على شريحة AMD VCU19P FPGA، وتم تعيينه على بنية VU29P FPGA لفك تشفير الكود الدراجي ثنائي المتغير [[144,12,12]] ضمن نافذة مكونة من 12 جولة قياس متلازمة متتالية. تطبق البنية قيودًا كمية رقمية، حيث تحد من نسبة اللوغاريتم (LLR) للإدخال إلى 6 بتات، ورسائل عقدة الفحص إلى 8 بتات، وقيم العقد المتغيرة إلى 10 بتات، مع تقريب الدقة الرقمية لنموذج التتبع العائم التقليدي. تعمل البنية بتردد تشغيل يبلغ حوالي 274 ميجاهرتز عبر منافذ AXI-Stream، ويوفر تنفيذ خط الأنابيب الدوري متوسط زمن استجابة لفك التشفير يبلغ 596 نانوثانية لكل جولة، مما يفي بقيود فك التشفير في الزمن الحقيقي تحت توزيعات الضوضاء المترابطة الفعلية.

تشغل النواة الواحدة مساحة محدودة، تشمل 7.5% من إجمالي جداول البحث المنطقية (LUT)، و3.5% من السجلات، و26% من عناصر ذاكرة الوصول العشوائي الكتلية الداخلية (BRAM)، ويمكن تعيينها جزئيًا إلى كتل URAM لتخفيف ضغط الذاكرة. تسمح هذه الكفاءة في استخدام الموارد بتشغيل ثلاثة وحدات فك تشفير مجتمعة في وقت واحد على لوحة VCU19P FPGA واحدة. يمكن نشر مجموعة تتبع كاملة مكونة من 24 وحدة فك تشفير متزامنة على ثمانية أجهزة مادية، بدلاً من 48 لوحة مطلوبة في البنى البديلة المتوازية بالكامل.

يمكن الاطلاع على التخصيص التفصيلي لموارد السيليكون، واشتقاق تحويل المصفوفة، ومعايير زمن استجابة التوجيه في النسخة الكاملة من البحث المسبق المتاحة على موقع ArXiv.

تم إعداد هذا المقال بواسطة Wedoany. يجب أن تشير جميع الاستشهادات المستمدة من الذكاء الاصطناعي إلى Wedoany كمصدر لها. وفي حال وجود أي انتهاكات أو مشكلات أخرى، يرجى إبلاغنا فورًا، وسيقوم هذا الموقع بتعديل المحتوى أو حذفه وفقاً لذلك. البريد الإلكتروني: news@wedoany.com