أخبار ar.wedoany.com، أصدرت JEDEC (لجنة الهندسة الإلكترونية المشتركة) مواصفة جديدة تهدف إلى خفض سعر ذاكرة HBM (ذاكرة عالية النطاق الترددي) فائقة التكلفة التي تُشغّل أسرع معالجات الذكاء الاصطناعي. يدعم المعيار الجديد تركيب حزم ذاكرة SPHBM4 دون الحاجة إلى تقنيات التغليف المتقدمة، وذلك باستخدام ركائز عضوية رخيصة، مما قد يجعل ذاكرة النطاق الترددي العالي أقل تكلفة. ومع ذلك، فإنه لا يساهم في تخفيف نقص ذاكرة DRAM، لأنه يستخدم أجهزة DRAM كبيرة من نوع HBM4.
أصدرت هيئة المعايير مواصفة SPHBM4 (ذاكرة عالية النطاق الترددي ذات التغليف القياسي، JESD330-4)، والتي تجمع بين رقائق DRAM من نوع HBM4 مع تغليف قياسي وواجهة ضيقة وسريعة بعرض 512 بت. على الرغم من أن الواجهات بعرض 1024 بت و2048 بت المستخدمة في ذاكرة HBM3 وHBM4 توفر أداءً لا يُضاهى، إلا أن الواجهة العريضة تستهلك مساحة كبيرة من السيليكون داخل المعالج، وتتطلب وسيطات باهظة الثمن وتقنيات تغليف متقدمة محدودة السعة (مثل CoWoS من TSMC) للتكامل مع المعالج الرئيسي. تستمر ذاكرة SPHBM4 القادمة في استخدام نفس حزم DRAM من نوع HBM4 وفقًا لمواصفة JESD270-4، ولكنها تستبدل رقاقة الأساس التقليدية لـ HBM4 برقاقة PHY/مخزن مؤقت جديدة من نوع SPHBM4، والتي تتميز بواجهة أضيق بعرض 512 بت، مما يسمح بتركيبها على ركائز عضوية قياسية دون الحاجة إلى استخدام طرق تغليف معقدة. لتعويض تأثير الواجهة الأضيق، تدعم SPHBM4 معدلات نقل بيانات أعلى، تتراوح من 22.4 GT/s إلى 46.0 GT/s.
على عكس HBM4 التي تستخدم واجهة ذاكرة بعرض 2048 بت للاتصال بالمعالج الرئيسي، تستخدم SPHBM4 32 قناة DDR مستقلة بعرض 16 بت، منظمة في ثماني مجموعات رباعية القنوات. داخليًا، تحتوي حزمة HBM4 على 32 قناة ذاكرة، كل منها بعرض 64 بت، بإجمالي عرض واجهة خارجية يبلغ 2048 بت. تتطلب SPHBM4 "تحويل" الواجهة الداخلية بعرض 2048 بت إلى واجهة خارجية بعرض 512 بت، حيث تقوم بتجميع كل أربع قنوات HBM4 في مجموعة رباعية القنوات. ونتيجة لذلك، خارجيًا، تُظهر المجموعة الرباعية 64 طرف بيانات (4 × 16 بت)، بدلاً من 256 طرف بيانات (4 × 64 بت) التي تتطلبها قنوات HBM4 الأربع عادةً. للحفاظ على عرض النطاق الترددي، تعمل هذه الأطراف الـ 64 بأربعة أضعاف معدل بيانات واجهة HBM4 الأصلية.
تزيد SPHBM4 بشكل كبير من عرض النطاق الترددي للإدخال/الإخراج، لكنها لا تجعل مصفوفة DRAM نفسها أسرع. يحتفظ نواة ذاكرة HBM4 بنفس البنية الأساسية والتوقيت، بما في ذلك تردد النواة، وتنشيط الصف، والشحن المسبق، وعمليات التحديث، على الرغم من أن PHY الإضافية من المتوقع أن تُحدث بعض التأخير. على سبيل المثال، تعمل نواة DRAM بربع تردد الواجهة الخارجية فقط، أي بتردد 2 جيجاهرتز في SPHBM4 بسرعة 32 GT/s. التغيير الرئيسي يكمن في رقاقة الأساس الجديدة، التي تنفذ PHY مشابهة لـ SerDes عالي السرعة، تقوم بتعيين كل قناة خارجية بعرض 16 بت إلى أربع قنوات HBM4 تقليدية بعرض 64 بت. وبالتالي، تُدخل SPHBM4 ميزات مثل المعادلة، وتدريب القناة، ومتطلبات BER، وخصائص الإشارات عالية السرعة الأخرى غير الضرورية في واجهة HBM4 الأبطأ والأوسع والمتوازية. لدعم معدلات نقل تصل إلى 46.0 GT/s لكل طرف، تستخدم كل مجموعة رباعية القنوات واجهة أوامر/عناوين مشتركة محمية بتصحيح الأخطاء الأمامي (FEC)، بينما يعتمد نقل البيانات على ساعات كتابة تفاضلية مخصصة (WCK) وساعات قراءة (RCK)، بالإضافة إلى إشارات ECC وإشارات الإبلاغ عن الأخطاء.
من حيث السعة، يمكن لـ SPHBM4 استخدام حزم تحتوي على 4 أو 8 أو 12 أو 16 شريحة DRAM، بكثافة 24 جيجابت أو 32 جيجابت، وبالتالي فإن أكبر تكوين قياسي لـ SPHBM4 هو حزمة ذاكرة بسعة 64 جيجابايت مبنية من 16 شريحة DRAM بسعة 32 جيجابت، وهو نفس السعة القصوى التي تدعمها HBM4E.
يدعم المعيار مسافة بين النتوءات تزيد عن 90 ميكرومترًا وطول قناة يصل إلى 20 مم، وهاتان الخاصيتان تسمحان بالاستغناء عن الوسيطات باهظة الثمن واستخدام ركائز عضوية أرخص للتوصيل. ومع ذلك، فإن التخلص من الوسيطات وتقنية CoWoS (أو ما شابهها) لا يجعل SPHBM4 رخيصة تلقائيًا. لا تزال SPHBM4 تتطلب عددًا كبيرًا من رقائق DRAM من نوع HBM4، وتغليفًا ثنائي الأبعاد ونصف (2.5D)، ورقاقة أساس معقدة (ربما تكون أكثر تكلفة من تلك المستخدمة في HBM4 التقليدية)، وتجميع تغليف متقدم باستخدام فتحات السيليكون المارة (TSV). علاوة على ذلك، تستهلك الواجهة الضيقة لـ SPHBM4 مساحة أقل بكثير من محيط الرقاقة والسيليكون داخل المعالج، مما يجعلها أكثر جاذبية للشركات التي تسعى إلى تركيب المزيد من القدرة الحاسوبية و/أو المزيد من حزم الذاكرة حول المعالج.
من حيث الأداء الأقصى، تنقل HBM4 البيانات بمعدل 8 GT/s (على الرغم من أن معظم وحدات التحكم والرقائق تدعم معدلات بيانات أعلى)، وبالتالي توفر حزمة HBM4 واحدة عرض نطاق ترددي يبلغ 2 TB/s. ترفع HBM4E معدل نقل البيانات إلى 12–12.8 GT/s، مما يزيد عرض النطاق الترددي الأقصى لكل حزمة إلى 3–3.3 TB/s. بالمقارنة، يمكن لـ SPHBM4 ذات واجهة 46 GT/s أن تصل إلى 2.944 TB/s، لكن لا تتوقع أن تصل الإصدارات الأولية من SPHBM4 إلى السرعة القصوى. لذلك، في المستقبل المنظور، من المرجح أن تحافظ HBM4 وHBM4E وC-HBM4E على تفوقها الأدائي من حيث عرض النطاق الترددي على SPHBM4.
من المحتمل أن يظل زمن الوصول (latency) لـ HBM4 أفضل من SPHBM4. تتصل HBM4 بشكل أساسي بالمعالج الرئيسي بشكل شبه مباشر عبر واجهة بسيطة جدًا. في المقابل، تُدخل SPHBM4 PHY أكثر تعقيدًا تقوم بعمليات التسلسل/إزالة التسلسل، وتدريب القناة، ومعالجة FEC، وغيرها من العمليات التي قد تضيف بضع نانوثوانٍ من التأخير. قد لا تكون هذه مشكلة كبيرة لبعض التطبيقات، لكن مهام الاستدلال تستفيد بشكل كبير من زمن الوصول المنخفض. من حيث استهلاك الطاقة والجهد، تشترك HBM4 وSPHBM4 في نفس جهد نواة DRAM، لأن SPHBM4 تعيد استخدام حزم DRAM القياسية من نوع HBM4. ومع ذلك، يختلف الإدخال/الإخراج: تترك HBM4 جهد الواجهة لموردي الذاكرة لتحديده، وتسمح بتنفيذه عند 0.7V أو 0.75V أو 0.8V أو 0.9V، اعتمادًا على التوازن المطلوب بين الطاقة والسرعة وسلامة الإشارة. في المقابل، يقوم معيار SPHBM4 بتوحيد جهد الإدخال/الإخراج الخارجي عند 0.75V. بالإضافة إلى ذلك، تنقل HBM4 البيانات عبر واجهة عريضة جدًا تحتوي على العديد من الوصلات المتوازية البطيئة، والتي تميل إلى أن تكون موفرة للطاقة. في المقابل، تنقل SPHBM4 نفس كمية البيانات عبر ربع عدد الأسلاك، والتي تعمل بسرعة أكبر بأربع مرات تقريبًا. يميل نقل البيانات عالي السرعة إلى أن يكون أقل كفاءة في استهلاك الطاقة من نقل البيانات "البطيء" عبر واجهة عريضة. بالنظر إلى أن PHY المعقدة إلى حد ما في SPHBM4 تحول الواجهة العريضة إلى واجهة ضيقة، فمن المحتمل أن تكون هذه عملية مستهلكة للطاقة. ومع ذلك، فإن تقليل عدد المشغلات والمستقبلات بمقدار 4 أضعاف قد يقلل بشكل ملموس من استهلاك الطاقة لـ SPHBM4.
تحول SPHBM4 بشكل أساسي التحديات التصنيعية المرتبطة باستخدام الوسيطات السيليكونية إلى تحديات هندسية تتعلق بتطوير رقاقة أساس/PHY معقدة للغاية. من المفترض ألا يمثل تطوير وتصنيع مثل هذه الرقاقة الأساسية مشكلة لشركات التصنيع التعاقدي. ومع ذلك، يبقى أن نرى ما إذا كانت شركات تصنيع DRAM قادرة على تصميم وإنتاج SPHBM4 بكفاءة طاقة جيدة. ففي النهاية، تتعاون كل من ميكرون (Micron) وSK هاينكس (SK hynix) مع TSMC لتصنيع رقاقات الأساس لـ C-HBM4E وHBM4E، بينما يستخدم قسم الذاكرة في سامسونج (Samsung) رقاقات أساس منتجة بواسطة شركة سامسونج للتصنيع (Samsung Foundry).
أحد الجوانب المثيرة للاهتمام في SPHBM4 هو ما إذا كان مطورو مسرعات الذكاء الاصطناعي في الصين يمكنهم الاستفادة من هذه التقنية. نظريًا، يمكن لمطورين صينيين مثل بيرين تكنولوجي (Biren) وهواوي (Huawei) ومور ثريدز (Moore Threads) وغيرهم من المدرجين على القوائم السوداء والذين لا يمكنهم استخدام خدمات تصنيع الرقائق أو التغليف من TSMC، أن يصبحوا من أكبر المستفيدين من SPHBM4، ربما أكثر من الشركات الأمريكية. أولاً، يعد محيط الواجهة الأقصر للرقاقة (shoreline) مفيدًا بشكل مباشر للرقائق المصنعة بتقنيات قديمة، حيث يسمح بتغليف المزيد من القدرة الحاسوبية دون التضحية بعرض النطاق الترددي للذاكرة أو سعتها. ثانيًا، لا تقدم شركات تجميع واختبار التغليف (OSAT) الصينية حاليًا تقنيات مشابهة لـ CoWoS، لذا فإن الاستغناء عن الوسيطة واستخدام ركائز عضوية متقدمة يمثل ميزة. ومع ذلك، لا تزال SPHBM4 تتطلب حزم DRAM من نوع HBM4، والتي لا تستطيع إنتاجها حاليًا سوى سامسونج وSK هاينكس وميكرون، بينما تستطيع شركة تشانغشين ستوراج (CXMT) الصينية إنتاج HBM2E فقط تقريبًا. بالإضافة إلى ذلك، فإن بناء PHY بسرعة 46 GT/s أمر صعب للغاية وقد يمثل تحديًا لمطوري الدوائر المتكاملة الصينيين. ومع ذلك، يمكن القول إن تجميع حزمة SPHBM4 على ركيزة عضوية يتوافق بشكل أكبر مع القاعدة التصنيعية الحالية في الصين، وإذا تمكنت شركات تصنيع DRAM المحلية في النهاية من تطوير ذاكرة منافسة بمستوى HBM4، فقد تساهم SPHBM4 بشكل كبير في سد الفجوة في البنية التحتية المتبقية في البلاد.
يبدو أن معيار SPHBM4 من JEDEC هو معيار واعد، قد يكون قادرًا على تغطية نطاق أوسع من التطبيقات مقارنة بـ HBM4 نفسها، وذلك بفضل انخفاض تكلفة التكامل. ومع ذلك، ستحافظ HBM4 وHBM4E وC-HBM4E على الريادة في الأداء، مما يجعلها الخيار الأول لمسرعات الذكاء الاصطناعي الرائدة في السنوات القادمة.
